verilog实现定时器

以下是一个基于Verilog的定时器程序，具有计数和定时两个功能：

module timer(
    input clk, // 时钟信号
    input rst, // 复位信号
    input en, // 使能信号
    input mode, // 工作模式选择信号，0为计数模式，1为定时模式
    input [31:0] init_val, // 初始值
    output reg [31:0] count_val, // 计数值
    output reg [31:0] state_reg, // 状态寄存器
    output reg cout // COUT脚输出
);

always @(posedge clk or posedge rst) begin
    if (rst) begin
        count_val <= 0;
        state_reg <= 0;
        cout <= 1;
    end else if (en) begin
        if (mode == 1) begin // 定时模式
            if (count_val == 0) begin
                state_reg <= 1;
                cout <= 0;
            end else begin
                count_val <= count_val - 1;
            end
        end else begin // 计数模式
            if (count_val == init_val) begin
                state_reg <= 1;
            end else begin
                count_val <= count_val + 1;
            end
        end
    end else begin
        cout <= 1;
    end
end

always @(posedge clk) begin
    if (state_reg != 0) begin
        state_reg <= 0;
    end
end

endmodule

该定时器模块包含时钟信号、复位信号、使能信号、工作模式选择信号、初始值、计数值、状态寄存器和COUT脚输出等输入输出端口。其中，时钟信号和复位信号用于控制模块的时序，使能信号用于控制模块的启停，工作模式选择信号用于选择计数模式或定时模式，初始值用于设置计数器或定时器的初始值，计数值用于输出当前计数或定时值，状态寄存器用于记录计数或定时是否达到设定值，COUT脚输出用于输出定时器的时钟信号。