set clock latency

设置时钟延迟是指在设计中为时钟信号添加延迟，以模拟实际的时钟延迟。时钟延迟包括时钟源延迟和时钟网络延迟。时钟源延迟是指时钟信号从实际时钟源到设计中的时钟定义点（时钟输入引脚）的传输时间。时钟网络延迟是指时钟信号从定义点到寄存器时钟引脚的传输时间，包括缓冲器和连线引起的延迟。在进行时钟树综合之前，可以通过设置时钟延迟来模拟时钟信号的传输时间。然而，在进行时钟树综合后，实际的时钟延迟将取代设置的延迟。\[1\]\[2\]\[3\]
#### 引用[.reference_title]
- *1* *3* [学习数字电路-时序约束](https://blog.csdn.net/u011393762/article/details/121105265)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^control,239^v3^insert_chatgpt"}} ] [.reference_item]
- *2* [浅聊数字后端中的 时钟延迟(clock_latency)](https://blog.csdn.net/weixin_51185045/article/details/127048583)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^control,239^v3^insert_chatgpt"}} ] [.reference_item]
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