用verilog实现串并转换程序

以下是一个简单的串并转换程序的Verilog代码示例：

module serial_to_parallel(input clk, input reset, input serial_in, output reg [7:0] parallel_out);

  reg [7:0] shift_reg;

  always @(posedge clk) begin
    if (reset) begin
      shift_reg <= 8'b0;
      parallel_out <= 8'b0;
    end else begin
      shift_reg <= {shift_reg[6:0], serial_in};
      parallel_out <= shift_reg;
    end
  end

endmodule

这个模块有四个输入输出端口：

- `clk`：时钟输入
- `reset`：复位输入
- `serial_in`：串行输入
- `parallel_out`：并行输出

在时钟上升沿时，输入的 `serial_in` 数据从右向左移入一个 8 位移位寄存器 `shift_reg`。同时， `parallel_out` 输出并行数据等于 `shift_reg` 中存储的 8 位数据。

当 `reset` 信号为高电平时，所有寄存器都被清零，输出数据为 0。