Error (10110): Verilog HDL error at my_uart_tx_3.v(31): variable "uart_data" has mixed blocking and nonblocking Procedural Assignments -- must be all blocking or all nonblocking assignments Error (12152): Can't elaborate user hierarchy "uart_top_3:Uuart_top|my_uart_tx_3:my_uart_tx"

这个错误是因为在 Verilog HDL 代码中，变量 “uart_data” 在不同的过程赋值语句中同时使用了阻塞和非阻塞赋值。这是不允许的，因为这会导致代码执行顺序的不确定性和不可预测性。

为了解决这个问题，需要确保所有过程赋值语句中都使用相同类型的赋值方式。可以将所有的赋值语句改为阻塞或非阻塞赋值中的一种，以确保代码的一致性和正确性。

另外，第二个错误提示可能是由于代码中存在其他语法错误或依赖关系问题导致的。如果你无法解决这些问题，可以将代码和错误信息一起提交到相关的社区或支持论坛中，以获得更好的帮助。

相关问题

Info (12021): Found 1 design units, including 1 entities, in source file uart_top_3.v Info (12023): Found entity 1: uart_top_3 Error (10170): Verilog HDL syntax error at my_uart_tx_3.v(50) near text "else"; expecting "endmodule" Error (10170): Verilog HDL syntax error at my_uart_tx_3.v(69) near text "end"; "end" without "begin" Error (10170): Verilog HDL syntax error at my_uart_tx_3.v(82) near text "end"; "end" without "begin" Error (10112): Ignored design unit "my_uart_tx_3" at my_uart_tx_3.v(1) due to previous errors

这段信息显示在源文件 uart_top_3.v 中找到了一个设计单元，包括一个实体。但在 my_uart_tx_3.v 文件中存在语法错误，第50行的 else 关键字出现错误，可能期望的是 endmodule。第69行和第82行出现了 end 关键字，但没有对应的 begin 关键字，因此也出现了语法错误。由于存在语法错误，设计单元 "my_uart_tx_3" 被忽略了。您需要检查并修复 my_uart_tx_3.v 文件中的语法错误。

Error (10110): Verilog HDL error at ad_acq.v(21): variable "select_fifo" has mixed blocking and nonblocking Procedural Assignments -- must be all blocking or all nonblocking assignments

这是一个 Verilog HDL 的错误，出现在 ad_acq.v 文件的第 21 行。错误信息提示 "select_fifo" 变量使用了混合的阻塞式和非阻塞式过程赋值语句，必须全部使用阻塞式或者非阻塞式过程赋值语句。请检查代码中的 "select_fifo" 变量的赋值语句，并将其改为全部使用阻塞式或者非阻塞式过程赋值语句。