FPGA clk wiz

### FPGA Clock Wizard (Clk Wiz) 教程与文档

#### Clk Wiz 的功能概述
ClockWizard（简称 clk_wiz）是 Xilinx 提供的一个 IP 核心工具，用于生成复杂的时钟网络。该工具允许设计者配置多种类型的时钟信号，包括但不限于分频、倍频及时钟移相等功能[^1]。

#### 使用流程
为了利用 Clk Wiz 创建自定义时钟源，在 Vivado 中可以通过如下方式操作：

- 打开 Vivado 并创建新项目或打开已有工程；
- 添加 IP Catalog 下的 `CLK_WIZ` 组件到当前设计中；
- 配置所需参数如输入频率范围、输出频率需求等；
- 完成设置后生成 HDL 文件并将其集成至顶层模块；

// Verilog example of instantiating a CLK_WIZ instance
module top_module (
    input wire clk_in,          // Input clock signal
    output reg [7:0] led       // Example LED outputs driven by generated clocks
);
wire clk_out;                   // Output from the clock wizard
    
clk_wiz_0 your_instance_name (
    .clk_in1(clk_in),           // Connect to external oscillator or other source
    .reset(reset_button),        // Optional reset line
    .locked(locked_signal),      // Indicates when PLL is locked
    .clk_out1(clk_out)          // Generated clock output(s)
);

always @(posedge clk_out) begin
    // Logic using the new clock domain...
end

#### 参数调整指南
当通过图形界面配置 Clk Wiz 时，可以指定多个不同的选项来满足特定的应用场景要求。例如，可以选择是否启用抖动抑制特性，以及设定具体的相位偏移量等细节属性[^2]。