用verilog语言写代码，实现去捕捉在一个未知长度的高电平信号里，有多少个时钟周期

在Verilog语言中，实现捕捉未知长度的高电平信号并计数需要利用触发器（如DFF或JKFF）和状态机的概念。下面是一个基本的示例，假设我们有一个输入信号`input_signal`，它会在高电平期间持续，以及一个时钟信号`clk`：

module high_level_counter (
    input wire clk,
    input wire reset,   // 初始化复位信号
    input wire input_signal,
    output reg [7:0] counter   // 8位计数器结果
);

reg [1:0] state;     // 状态机的状态，初始值可能是0或1
wire active_edge;      // 检测到信号变化的标志

always @(posedge clk or posedge reset) begin
    if (reset) begin
        state <= 0;
        counter <= 0;
    end else if (state == 0 && input_signal) begin
        state <= 1;       // 初始状态，如果信号高，则进入计数状态
        counter <= counter + 1;
    end else if (state == 1 && !input_signal) begin
        state <= 0;       // 输入信号变为低，退出计数状态，计数停止
        active_edge <= 1'b1;  // 发出已检测到高电平边缘的信号
    end
end

assign active_edge = |counter;    // 当计数值非零时，active_edge为高，表示有高电平持续

// 比较当前计数值是否达到最大值（这里假设最大计数为2^8）
always @(*) begin
    if (counter == 256'd255) begin
        // 如果计数溢出，重置并清除计数器
        reset <= 1'b1;
        counter <= 0;
    end
end

endmodule