verliog 100ms为周期，10us高电平的触发信号的源代码和仿真代码

以下是一个简单的Verilog代码示例，用于产生100ms为周期，10us高电平的触发信号：

module trigger(
    input clk,
    output reg trigger_out
);

reg [23:0] counter; // 24-bit计数器

always @(posedge clk) begin
    if (counter == 2400000) begin // 100ms周期
        counter <= 0;
        trigger_out <= 1;
    end else if (counter == 200) begin // 10us高电平
        trigger_out <= 0;
    end else begin
        counter <= counter + 1;
    end
end

endmodule

该模块具有一个时钟输入clk和一个触发信号输出trigger_out。当计数器达到2400000时（即100ms），触发信号将被设置为高电平。在计数器达到200时（即10us），触发信号将被设置为低电平。在其他时刻，计数器将递增。

以下是一个基本的Verilog仿真代码，用于验证触发信号的正确性：

module trigger_tb;

reg clk;
wire trigger_out;

trigger dut(.clk(clk), .trigger_out(trigger_out));

initial begin
    clk = 0;
    #10; // 等待10个时钟周期
    repeat(1000) begin // 仿真时间为1000个时钟周期
        #1; // 等待1个时钟周期
        clk = ~clk; // 时钟取反
    end
end

endmodule

该仿真代码包括一个时钟输入clk和一个触发信号输出trigger_out。通过在时钟周期上进行反转，可以模拟时钟信号。在仿真期间，我们可以观察触发信号的输出，以验证其是否符合我们的预期。