verilog 高电平触发
时间: 2023-12-03 18:35:58 浏览: 79
Verilog中的高电平触发是指在输入信号的电平为高时,触发相应的逻辑操作。在Verilog中,我们可以使用触发器来实现高电平触发的功能。常用的高电平触发器有D触发器和JK触发器。
D触发器可以通过将输入信号(D)与时钟信号(Clk)相连接来实现高电平触发。当时钟信号为上升沿时,如果输入信号为高电平,则输出信号(Q)会被置位为高电平。具体的代码示例如下:
```verilog
module d_trigger(input wire D, input wire Clk, output reg Q);
always @(posedge Clk)
if (D)
Q <= 1'b1;
else
Q <= 1'b0;
endmodule
```
JK触发器则是在D触发器的基础上进行改进,它具有两个输入信号J和K。当时钟信号为上升沿时,如果J为高电平、K为低电平,则输出信号Q会被置位为高电平;如果J为低电平、K为高电平,则输出信号Q会被复位为低电平;如果J和K都为高电平或都为低电平,则输出信号Q保持原状态。具体的代码示例如下:
```verilog
module jk_trigger(input wire J, input wire K, input wire Clk, output reg Q);
always @(posedge Clk)
if (J && !K)
Q <= 1'b1;
else if (!J && K)
Q <= 1'b0;
endmodule
```