用Verilog语言编写模为80的BCD码计数器，要求： (1) 输入clk，clear；输出qout。 (2) 行为描述，异步清零，高电平有效。用verilog编写并编写testbench

以下是模为80的BCD码计数器的Verilog代码及测试代码：

module bcd_counter(
  input clk,
  input clear,
  output reg [7:0] qout
);

  always @ (posedge clk or posedge clear) begin
    if (clear) begin
      qout <= 8'b00000000;
    end else if (qout == 8'b10000000) begin
      qout <= 8'b00000000;
    end else begin
      qout <= qout + 8'b00000001;
    end
  end

endmodule


module testbench;

  reg clk, clear;
  wire [7:0] qout;

  bcd_counter counter(
    .clk(clk),
    .clear(clear),
    .qout(qout)
  );

  initial begin
    clk = 0;
    clear = 1;
    #10 clear = 0;
  end

  always #5 clk = ~clk;

endmodule

该计数器使用了一个 always 块，当时钟信号 clk 上升沿触发时，会根据 clear 和当前计数值调整输出值 qout。当 clear 为高时，计数器会将 qout 设为 0；当 qout 等于 80 时，计数器也会将 qout 设为 0；否则，计数器会将 qout 加 1。测试代码中，我们通过改变 clear 信号来测试计数器的重置功能。