实现1/32分频的分频器，要求： (1) 输入clk_in，reset；输出clk_out。 (2) 行为描述，同步复位，低电平有效。使用Verilog语言编写并写出对应的testbench

下面是一个实现1/32分频的Verilog代码及对应的testbench：

module clk_divider (
    input clk_in,
    input reset,
    output reg clk_out
);

reg [4:0] counter = 5'b0;

always @(posedge clk_in or negedge reset) begin
    if (~reset) begin
        counter <= 5'b0;
        clk_out <= 1'b0;
    end else begin
        if (counter == 5'b11111) begin
            counter <= 5'b0;
            clk_out <= ~clk_out;
        end else begin
            counter <= counter + 1;
        end
    end
end

endmodule

测试该模块的testbench如下：

module clk_divider_tb;

reg clk_in;
reg reset;
wire clk_out;

clk_divider dut (
    .clk_in(clk_in),
    .reset(reset),
    .clk_out(clk_out)
);

initial begin
    clk_in = 1'b0;
    reset = 1'b1;
    #10 reset = 1'b0;
end

always #5 clk_in = ~clk_in;

initial begin
    $monitor($time, " clk_out=%b", clk_out);
end

endmodule

testbench中，我们将输入的reset信号在10ns后从高电平切换为低电平，同时使用$monitor来监视输出clk_out的变化。