实现32分频的分频器，要求： (1) 输入clk_in，reset；输出clk_out。 (2) 行为描述，同步复位，低电平有效。 (3) 利用Quartus II 调用modelsim进行功能仿真及时序仿真。（自己编写testbench）

下面是一个简单的Verilog代码实现32分频的分频器，包括了输入时钟、同步复位和32分频的输出时钟：

module divider_32 (
  input clk_in,
  input reset,
  output reg clk_out
);

reg [4:0] count;

always @(posedge clk_in or negedge reset) begin
  if (!reset) begin
    count <= 0;
    clk_out <= 0;
  end else begin
    if (count == 31) begin
      count <= 0;
      clk_out <= ~clk_out;
    end else begin
      count <= count + 1;
    end
  end
end

endmodule

在这个代码中，我们使用了一个5位的计数器 `count` 来计算时钟周期数，当计数器计到31时，我们将输出时钟取反，并将计数器清零。同时也包含了同步复位的逻辑。

在Quartus II中，我们需要将这个代码编译成一个FPGA芯片可以使用的文件，然后将其连接到我们的电路中。下面是一个简单的测试文件，可以用来测试上面的 `divider_32` 模块。

module testbench;

reg clk_in;
reg reset;
wire clk_out;

divider_32 dut (
  .clk_in(clk_in),
  .reset(reset),
  .clk_out(clk_out)
);

initial begin
  clk_in = 0;
  reset = 0;
  #10 reset = 1;
  #10 reset = 0;
end

always #5 clk_in = ~clk_in;

endmodule

在这个测试文件中，我们将输入时钟 `clk_in` 设置为5ns，然后通过每10ns的时间间隔来切换同步复位信号 `reset`。最后通过modelsim进行功能仿真及时序仿真。