用verilog语言写一个60进制计数器，个位和十位输出为两个8421BCD码，带有复位端

以下是一个使用 Verilog 语言编写的 60 进制计数器，其中个位和十位分别输出为两个 8421BCD 码，并且带有复位端：

module counter_60(input clk, rst, output reg [3:0] bcd1, bcd2);
    reg [5:0] count = 6'b000000; // 计数器从 0 开始计数
    
    always@(posedge clk or posedge rst) begin
        if (rst) begin // 复位信号为高电平时清零计数器
            count <= 6'b000000;
        end else begin // 每次时钟上升沿计数器加一
            count <= count + 1;
        end
    end
    
    // 将 count 拆分成个位和十位的 BCD 码
    always@* begin
        case (count[5:4])
            2'b00: bcd2 = 4'b0001;
            2'b01: bcd2 = 4'b0010;
            2'b10: bcd2 = 4'b0011;
            2'b11: bcd2 = 4'b0100;
        endcase
        
        case (count[3:0])
            4'b0000: bcd1 = 4'b0000;
            4'b0001: bcd1 = 4'b0001;
            4'b0010: bcd1 = 4'b0010;
            4'b0011: bcd1 = 4'b0011;
            4'b0100: bcd1 = 4'b0100;
            4'b0101: bcd1 = 4'b0101;
            4'b0110: bcd1 = 4'b0110;
            4'b0111: bcd1 = 4'b0111;
            4'b1000: bcd1 = 4'b1000;
            4'b1001: bcd1 = 4'b1001;
            4'b1010: bcd1 = 4'b0000;
            4'b1011: bcd1 = 4'b0001;
            4'b1100: bcd1 = 4'b0010;
            4'b1101: bcd1 = 4'b0011;
            4'b1110: bcd1 = 4'b0100;
            4'b1111: bcd1 = 4'b0101;
        endcase
    end
endmodule

这个计数器使用了一个 6 位的计数器来实现 0 到 59 的计数。在时钟上升沿时计数器加一，当复位信号为高电平时计数器清零。然后，使用两个 case 语句将计数器拆分成个位和十位的 BCD 码输出。