模为80的BCD码计数器，要求： (1) 输入clk，clear；输出qout。 (2) 行为描述，异步清零，高电平有效。 (3) 利用Quartus II 调用modelsim进行功能仿真及时序仿真。（自己编写testbench）

下面是一个基于Verilog的实现：

module BCD_counter(clk, clear, qout);

input clk, clear;
output reg [3:0] qout;

always @(posedge clk or negedge clear)
begin
    if (clear == 1'b0) // 异步清零
        qout <= 4'd0;
    else
    begin
        if (qout == 4'd9)
            qout <= 4'd0;
        else
            qout <= qout + 1;
    end
end

endmodule

在这个模块中，我们定义了输入时钟 `clk` 和异步清零信号 `clear`。输出是一个4位的BCD码计数器 `qout`。当清零信号为低电平时，计数器立即清零。否则，每当时钟上升沿到来时，计数器的值递增1，当计数器的值达到9时，它会被重置为0。

下面是一个简单的测试代码，用于检查计数器是否按预期工作：

module tb_BCD_counter();

reg clk, clear;
wire [3:0] qout;

BCD_counter DUT(clk, clear, qout);

initial begin
    clk = 0;
    clear = 1;
    #10 clear = 0; // 异步清零信号变为低电平
    #20 clear = 1; // 重新置为高电平
    #10;
    repeat(20) begin
        #10 clk = ~clk; // 时钟翻转
    end
    #10 $finish; // 结束仿真
end

endmodule

在这个测试代码中，我们实例化了BCD_counter模块，并将其连接到一个时钟和异步清零信号。我们还定义了一个 `repeat` 循环，以测试计数器是否按预期工作。最后，我们使用 `$finish` 来结束仿真。

在Quartus II中，我们可以创建一个新项目，并将上述代码添加到一个新的Verilog文件中。然后，我们可以使用ModelSim来进行功能仿真和时序仿真。我们还需要创建一个测试台，将 `tb_BCD_counter` 模块作为顶层模块，并运行仿真。