模为80的BCD码计数器，要求： (1) 输入clk，clear；输出qout。 (2) 行为描述，异步清零，高电平有效。 (3)自己编写testbench

以下是使用Verilog编写的80计数器的代码：

module bcd_counter(
    input clk, clear,
    output reg [3:0] qout
);

reg [3:0] count;

always @(posedge clk or negedge clear) begin
    if (clear == 0) begin
        count <= 0;
    end else begin
        if (count == 9) begin
            count <= 0;
        end else begin
            count <= count + 1;
        end
    end
end

// 将二进制转化为BCD码
always @(count) begin
    case (count)
        0: qout = 4'b0000;
        1: qout = 4'b0001;
        2: qout = 4'b0010;
        3: qout = 4'b0011;
        4: qout = 4'b0100;
        5: qout = 4'b0101;
        6: qout = 4'b0110;
        7: qout = 4'b0111;
        8: qout = 4'b1000;
        9: qout = 4'b1001;
        default: qout = 4'bxxxx;
    endcase
end

endmodule

在上述代码中，使用了一个 4 位的二进制计数器，对其进行了BCD码的转换。当输入的clear信号为低电平时，计数器会被清零。当输入的clk信号为上升沿时，计数器会自动加1，当计数器达到9时，会被重新置为0。最后，将二进制数转换为BCD输出。

下面是一个简单的测试台代码：

module bcd_counter_tb;
    reg clk, clear;
    wire [3:0] qout;

    bcd_counter dut(.clk(clk), .clear(clear), .qout(qout));

    initial begin
        clk = 0;
        clear = 1;
        #10 clear = 0;
    end

    always #5 clk = ~clk;

    initial begin
        $dumpfile("bcd_counter.vcd");
        $dumpvars(0, bcd_counter_tb);
        #100 $finish;
    end

endmodule

在测试台代码中，首先将输入信号清零，然后在时钟上升沿时，计数器会自动加1，并将结果转换为BCD码输出。在仿真过程中，使用了一个10ns的时间来使clear信号从高电平变为低电平。同时，使用了 $dumpfile() 和 $dumpvars() 函数来将仿真结果保存在VCD文件中。最后，使用 $finish 函数结束仿真。