verliog 100ms为周期，10us高电平的触发信号的源代码和仿真代码、

以下是一个简单的 Verilog 代码示例，它生成一个 100ms 周期的脉冲信号，其中高电平持续时间为 10us。

module pulse_generator (
  input clk,
  output reg pulse
);

parameter PULSE_WIDTH = 10; // 10us
parameter PULSE_PERIOD = 100000; // 100ms

reg [31:0] counter;

always @(posedge clk) begin
  if (counter == PULSE_WIDTH - 1) begin
    pulse <= 1'b0;
  end
  else if (counter == PULSE_PERIOD - 1) begin
    pulse <= 1'b1;
    counter <= 0;
  end
  else begin
    pulse <= 1'b0;
  end
  
  counter <= counter + 1;
end

endmodule

这个模块有一个时钟输入 (`clk`) 和一个脉冲输出 (`pulse`)。使用 `parameter` 语句，我们定义了脉冲宽度为 10us 和脉冲周期为 100ms。内部有一个计数器 (`counter`)，每个时钟周期加 1，当计数器达到脉冲宽度时，输出信号 `pulse` 为 0，当计数器达到脉冲周期时，输出信号 `pulse` 为 1，计数器重置为 0。

以下是一个简单的 Verilog 仿真代码，它测试上述脉冲生成器模块的功能。

module pulse_generator_tb;

reg clk;
wire pulse;

pulse_generator dut (
  .clk(clk),
  .pulse(pulse)
);

initial begin
  clk = 0;
  #5; // delay for 5 time units
  repeat (10) begin // simulate for 10 cycles
    clk = ~clk; // toggle the clock
    #10; // delay for 10 time units
  end
  $finish; // end the simulation
end

endmodule

在仿真代码中，我们使用 `reg` 语句定义了一个时钟信号 `clk` 和一个 `wire` 信号 `pulse`。我们实例化了上述的脉冲生成器模块 `dut`，并将时钟信号和脉冲信号连接到该模块的输入和输出端口。在 `initial` 块中，我们初始化了时钟信号 `clk` 为 0，然后每隔 10 个时间单位，我们使用 `#10` 命令延迟 10 个时间单位，并切换时钟信号 `clk` 的值。我们模拟了 10 个时钟周期，最后使用 `$finish` 命令结束仿真。

请注意，这只是一个简单的示例代码，可能需要根据您的实际需求进行修改。