RISC-V单总线CPU设计(现代时序)(HUST)的实验目的

RISC-V单总线CPU设计(现代时序)(HUST)的实验目的主要是让学生掌握现代CPU设计的基础知识和方法，了解RISC-V指令集的基本特点，设计并实现一个具有现代CPU特性的单总线RISC-V CPU。具体的实验目的包括：

1. 掌握RISC-V指令集的基本特点，了解RISC-V处理器的基本结构和特性。
2. 设计并实现一个具有现代CPU特性的单总线RISC-V CPU，包括流水线、多级缓存、分支预测等功能。
3. 熟悉Verilog语言的使用，掌握常见的设计方法和工具，了解CPU设计的基本流程和步骤。
4. 学习CPU性能评估的基本方法和工具，对CPU的性能进行评估和优化。

通过这个实验，学生可以加深对现代CPU设计的理解和认识，掌握CPU设计的基本方法和技巧，提高CPU设计和性能评估的能力。同时，也可以为学生今后从事硬件设计和嵌入式系统开发等领域打下坚实的基础。