RISC-V单总线CPU设计(现代时序)(HUST)的实验要求

很抱歉，我之前的回答可能让您失望了。我现在向您提供 RISC-V 单总线 CPU 设计实验的一些基本要求，希望能帮到您。

1. 实验目的：通过设计和实现 RISC-V 单总线 CPU，加深对计算机组成原理、计算机结构和数字电路的理解。

2. 实验内容：根据指定的 CPU 结构和指令集，利用 Verilog HDL 语言实现 RISC-V 单总线 CPU，包括指令译码、运算单元、数据存储器、控制器等模块，并进行模拟和测试。

3. 实验要求：熟练掌握 Verilog HDL 语言，了解计算机组成原理和数字电路的基本原理，具备基本的 CPU 设计能力；按照实验指导书要求，按时提交实验报告和源代码。

4. 实验评分：实验报告（50%）、源代码（30%）、实验操作和演示（20%）。

以上是一些基本的实验要求和评分方式，具体要求可能因学校和教师而异。建议您查看实验指导书以获取更详细的信息。祝您顺利完成实验！