verilog用for循环比较5个输入

假设这5个输入都是1比特宽的信号，可以使用for循环和if语句进行比较。以下是一个简单的例子：

module compare_5_inputs(input [4:0] inputs, output reg [4:0] result);

always @(*) begin
    result = 0; // 初始化结果为0
    for (int i = 0; i < 5; i = i + 1) begin
        if (inputs[i] > result) begin
            result = inputs[i]; // 更新结果
        end
    end
end

endmodule

在这个例子中，使用了一个always块和一个for循环来遍历5个输入信号。在每次循环中，使用一个if语句来比较当前输入信号和之前的结果，如果当前信号比结果大，则更新结果。最终结果将被赋值给输出端口。