生成一个输出大小为12位元10Mhz的锯齿波，clk = 50Mhz的 verilog 代码

可以使用下面的 Verilog 代码来生成一个输出大小为 12 位元、10 MHz 的锯齿波，时钟频率为 50 MHz：

module sawtooth (
    input clk,
    output reg [11:0] out
);

reg [11:0] counter;

always @(posedge clk)
begin
    if (counter < 4095)
        counter <= counter + 1;
    else
        counter <= 0;

    out <= counter;
end

endmodule

这个模块有一个时钟输入 `clk`，和一个 12-bit 的输出 `out`。它使用一个 12-bit 的计数器 `counter`，每次时钟上升沿时都会加 1。当计数器超过 4095 时，它会被重置为 0，从而达到锯齿波的效果。最后，计数器的值被输出到 `out` 端口。由于时钟频率为 50 MHz，计数器的最大值为 4999999，因此输出的周期为 500 ns，即 10 MHz 的频率。