32位乘法器verilog

下面是一个简单的32位乘法器的Verilog代码：

module multiplier(
    input [31:0] a,
    input [31:0] b,
    output reg [63:0] product
);

always @(*) begin
    product = a * b;
end

endmodule

在这个代码中，我们定义了一个名为multiplier的模块，该模块有两个输入a和b，以及一个输出product。我们使用always块来计算乘积，使用“*”操作符将a和b相乘，并将结果存储在product中。由于乘积需要64位来表示，因此我们使用[63:0]来定义product的位宽。

请注意，在实际设计中，我们需要考虑到多个时钟周期和流水线等问题，这里只是一个简单的示例。