10位乘法器Verilog用parameter

在Verilog语言中，`parameter`是一种特殊的局部常量，它可以在设计文件中声明并赋值，用于创建可配置的设计。例如，如果你想要构建一个10位的乘法器，你可以使用`parameter`来定义乘数和被乘数的宽度：

module multiplier (
    input [9:0] multiplicand,   // 输入乘数
    input [9:0] multiplier,      // 输入被乘数
    output reg [89:0] product     // 输出结果
);

// 使用parameter声明位宽
parameter MULT_WIDTH = 10;  // 定义乘数和被乘数的位宽
...

// 实现乘法逻辑
always @* begin
    product = multiplicand * multiplier;
end

endmodule

在这个例子中，`MULT_WIDTH`是一个`parameter`，它的值为10，表示输入的数字有10位。这样，如果需要改变乘法器的位宽，只需修改这个`parameter`的值，而无需修改其他部分的代码。