verilog四位二进制乘法器，给出代码和测试代码

Verilog是一种硬件描述语言，用于设计数字系统如FPGA和ASIC。一个简单的四位二进制乘法器可以使用循环结构和组合逻辑实现。以下是Verilog代码的一个基本示例：

module multiplier(
    input [3:0] multiplicand_a, // 第一个输入，乘数A
    input [3:0] multiplicand_b, // 第二个输入，乘数B
    output reg [11:0] product // 输出结果
);

always @(posedge clk) begin
    if (resetn == 0) begin
        product <= 0; // 当复位信号有效时清零产品
    end else begin
        product = product + (multiplicand_a * multiplicand_b); // 逐位相乘并累加
    end
end

parameter clk_freq = 50e6; // 预设时钟频率
reg resetn = 1'b0; // 初始化为高电平，表示复位
wire clk = ~clk_gen(clk_freq); // 创建时钟信号，这里假设有一个名为clk_gen的函数生成周期性的时钟脉冲

initial begin
    // 测试用例开始
    $monitor("Multiplication: %d * %d = %b", multiplicand_a, multiplicand_b, product);
    #10ns; // 等待一段时间
    resetn = 1'b0; // 设定复位低，进入正常运行
    #50ns;
    resetn = 1'b1; // 再次复位结束测试
    #50ns;
    $finish; // 结束仿真
end

// 其他必要的模块导入、连接等...

endmodule

在这个代码里，`always @(posedge clk)`是一个同步块，会在每个时钟上升沿执行。`product`通过`multiplicand_a`和`multiplicand_b`逐位相乘，并存储在寄存器中。

测试代码部分展示了如何初始化电路、设置复位和查看模拟过程中的计算结果。