verilog四位乘法器

以下是一个基于 Verilog 的四位乘法器的示例代码：

module multi4x4(A, B, P);

input [3:0] A;   // 乘数 A
input [3:0] B;   // 乘数 B
output [7:0] P;  // 乘积 P

wire [7:0] p1, p2, p3, p4;

// 生成乘积的四个部分
assign p1 = A[0] ? B << 0 : 8'h00;
assign p2 = A[1] ? B << 1 : 8'h00;
assign p3 = A[2] ? B << 2 : 8'h00;
assign p4 = A[3] ? B << 3 : 8'h00;

// 乘积等于四个部分的和
assign P = p1 + p2 + p3 + p4;

endmodule

这个四位乘法器使用了简单的移位和加法操作来计算乘积。其中，乘数 A 和 B 都是四位二进制数，乘积 P 是一个八位二进制数。在计算过程中，首先生成了乘积的四个部分 p1、p2、p3 和 p4，然后将它们相加得到最终的乘积 P。