FPGA四位二进制乘法器模块设计代码和仿真代码

以下是一个基于 Verilog 的四位二进制乘法器模块的设计代码和仿真代码。

设计代码：

module multiplier(
  input [3:0] a,
  input [3:0] b,
  output reg [7:0] p
);

always @(*) begin
  p = a * b;
end

endmodule

仿真代码：

`timescale 1ns / 1ps

module multiplier_tb;

reg [3:0] a;
reg [3:0] b;
wire [7:0] p;

multiplier dut (
  .a(a),
  .b(b),
  .p(p)
);

initial begin
  // Test case 1
  a = 4'b0001;
  b = 4'b0010;
  #10;
  if (p !== 8'b00001000) $error("Test case 1 failed");

  // Test case 2
  a = 4'b0010;
  b = 4'b0011;
  #10;
  if (p !== 8'b01100000) $error("Test case 2 failed");

  // Test case 3
  a = 4'b0011;
  b = 4'b0011;
  #10;
  if (p !== 8'b10010000) $error("Test case 3 failed");

  $display("All test cases passed");
  $finish;
end

endmodule

在这个示例中，我们使用了一个简单的 always @(*) 块来计算输入 a 和 b 的乘积，并将结果存储在输出 p 中。我们还编写了一个简单的测试台，用于测试模块的功能。在测试台中，我们分别设置了三个不同的测试用例，并使用 $error 和 $display 函数来检查测试结果。