verilog算术运算

Verilog 中的算术运算符包括加法、减法、乘法和除法。这些运算符可以用于数字类型的变量和表达式，例如整数和实数。

下面是常用的 Verilog 算术运算符：

- 加法：+
- 减法：-
- 乘法：*
- 除法：/
- 取模（余数）：%

例如，下面的代码演示了使用 Verilog 进行加法和乘法运算：

module arithmetic_operators(
    input logic [7:0] a,
    input logic [7:0] b,
    output logic [15:0] sum,
    output logic [15:0] product
);

assign sum = a + b;
assign product = a * b;

endmodule

在这个例子中，`a` 和 `b` 都是 8 位宽度的数字类型变量，`sum` 和 `product` 都是 16 位宽度的数字类型变量。使用 `+` 运算符对 `a` 和 `b` 进行加法运算，并将结果赋值给 `sum`。使用 `*` 运算符对 `a` 和 `b` 进行乘法运算，并将结果赋值给 `product`。