2、如图5所示为用三个D触发器串行构成的计数范围为0-4的二进制计数器。 (1)写出计数器状态转移图: (2)如果要求计数器设计成计数范围为 0-5，电路该如何设计: (3)也可通过计数器架构法直接通过 Verilog HDL 描述实现计数器计数0-4，请写 出程序。

### 回答1：
1、计数器状态转移图

计数器的状态转移图如下：

0 -(D1)-> 1 -(D2)-> 2 -(D3)-> 3 -(D1)-> 4 -(D2)-> 0 -(D3)-> 1 ……

2、如果要求计数器计数范围为 0-5，电路该如何设计

如果要求计数器的计数范围为 0-5，可以在原来的电路基础上增加一个D触发器，这样就可以使计数器的计数范围扩大到 0-5。

3、通过 Verilog HDL 描述实现计数器计数0-4

下面是使用 Verilog HDL 描述实现计数器计数0-4的程序：

`module counter (input clk, input rst, output reg [2:0] q);
always @ (posedge clk or negedge rst)
if (~rst) q <= 0;
else q <= q + 1;
endmodule`

### 回答2：
(1) 计数器状态转移图如下：

          0           1             0          1
    ┌──────────┐  ┌─────────┐   ┌────────┐  ┌─────────┐
    │   D2=0   │  │  D2=0   │   │  D2=1  │  │  D2=1   │
    └─────┬────┘  └─────┬───┘   └─────┬──┘  └─────┬───┘
         │             │              │            │
    ┌────┴────┐  ┌─────┴───┐  ┌───────┴─────┐  ┌────┴────┐
    │   D1=0  │  │  D1=1   │  │   D1=0   │  │  D1=1    │
    └───┬────┘  └─────┬───┘  └───────┬────┘  └─────┬───┘
        │             │              │             │
┌───────┴────┐  ┌──────┴─────┐  ┌───────┴───────┐  ┌────┴────┐
│   D0=0    │  │   D0=1    │  │    D0=0    │  │   D0=1   │
└───────────┘  └───────────┘  └────────────┘  └──────────┘

(2) 要实现计数范围 0-5 的计数器，需要增加一个额外的触发器来表示值为 5 的状态。修改后的计数器状态转移图如下：

          0           1             0           1
    ┌──────────┐  ┌─────────┐   ┌────────┐  ┌─────────┐
    │   D2=0   │  │  D2=0   │   │  D2=1  │  │  D2=1   │
    └─────┬────┘  └─────┬───┘   └─────┬──┘  └─────┬───┘
         │             │              │            │
    ┌────┴────┐  ┌─────┴───┐  ┌───────┴─────┐  ┌────┴────┐
    │   D1=0  │  │  D1=1   │  │   D1=0   │  │  D1=1    │
    └───┬────┘  └─────┬───┘  └───────┬────┘  └─────┬───┘
        │             │              │             │
┌───────┴────┐  ┌──────┴─────┐  ┌───────┴───────┐  ┌────┴────┐
│   D0=0    │  │   D0=1    │  │    D0=0    │  │   D0=1   │
└───┬───────┘  └─────┬─────┘  └───────┬─────┘  └────┬────┘
  ┌─┴─┐  ┌─────────┐  │  ┌─────────┐  │  ┌─────────┐  │
  │ Q3 │  │  Q2+1  │  │  │  Q1+1  │  │  │  Q0+1  │  │
  └───┘  └─────────┘  └──┴─────────┘  └──┴─────────┘  │
        Count=5         Count=5+1        Count=5+2     │
                                                      │
                                                  Carry out

在这个设计中，当计数器达到 5 时会进位并将 Count 置为 0。

(3) 通过计数器架构法直接通过 Verilog HDL 描述实现计数器计数 0-4 的程序如下：

module Counter (
  input wire clk,
  input wire rst,
  output wire [2:0] count
);

  reg [2:0] next_count;
  
  always @(posedge clk or posedge rst) begin
    if (rst) begin
      next_count <= 3'b0;
    end else begin
      next_count <= next_count + 1'b1;
    end
  end
  
  assign count = next_count;
  
endmodule

### 回答3：
(1) 计数器状态转移图：
状态S0：当前状态为0，当D=1时，切换到状态S1；当D=0时，保持当前状态；
状态S1：当前状态为1，当D=1时，切换到状态S2；当D=0时，切换到状态S0；
状态S2：当前状态为2，当D=1时，切换到状态S3；当D=0时，切换到状态S1；
状态S3：当前状态为3，当D=1时，切换到状态S4；当D=0时，切换到状态S2；
状态S4：当前状态为4，当D=1时，切换到状态S0；当D=0时，切换到状态S3。

(2) 如果要求计数器设计成计数范围为0-5，可通过在原计数器基础上增加一个额外的D触发器实现。
状态S0：当前状态为0，当D=1时，切换到状态S1；当D=0时，保持当前状态；
状态S1：当前状态为1，当D=1时，切换到状态S2；当D=0时，切换到状态S0；
状态S2：当前状态为2，当D=1时，切换到状态S3；当D=0时，切换到状态S1；
状态S3：当前状态为3，当D=1时，切换到状态S4；当D=0时，切换到状态S2；
状态S4：当前状态为4，当D=1时，切换到状态S5；当D=0时，切换到状态S3；
状态S5：当前状态为5，当D=1时，切换到状态S0；当D=0时，切换到状态S4。

(3) Verilog HDL 描述实现计数器计数0-4的程序如下所示：

module counter (input wire clk, input wire rst, output wire [2:0] count);
    reg [2:0] next_count;
    always @(posedge clk or posedge rst)
    begin
        if (rst)
            next_count <= 3'b000;
        else
            case (count)
                3'b000: next_count <= 3'b001;
                3'b001: next_count <= 3'b010;
                3'b010: next_count <= 3'b011;
                3'b011: next_count <= 3'b100;
                3'b100: next_count <= 3'b000;
                default: next_count <= 3'b000;
            endcase
    end
    assign count = next_count;
endmodule

该程序使用时钟信号 clk、复位信号 rst 和输出信号 count。通过正边沿触发的时钟信号进行计数，复位信号 rst 对计数器进行复位。输出信号 count 表示当前计数值。每当计数到4时，计数器会被复位，并重新从0开始计数。