三、构建工程，实现101100序列发生器，编写仿真代码进行测试。

以下是一个基于 Verilog HDL 的 101100 序列发生器的代码：

module seq_gen (
    input clk, // 时钟信号
    output reg out // 输出信号
);

reg [3:0] count; // 计数器，用于计数输出序列中的位数

always @(posedge clk) begin
    count <= count + 1; // 每次时钟上升沿到来时，计数器加 1

    // 根据计数器的值输出 101100 序列
    case (count)
        4'd0: out <= 1;
        4'd1: out <= 0;
        4'd2: out <= 1;
        4'd3: out <= 1;
        4'd4: out <= 0;
        4'd5: out <= 0;
        4'd6: out <= 1;
        4'd7: out <= 0;
        4'd8: out <= 1;
        4'd9: out <= 1;
        4'd10: out <= 0;
        4'd11: out <= 0;
        default: out <= 0; // 计数器超出范围时，输出 0
    endcase
end

endmodule

该模块有一个输入 clk，一个输出 out，通过时钟信号 clk 产生 101100 序列。在 always 代码块中，计数器 count 每次时钟上升沿到来时加 1，然后根据计数器的值输出 101100 序列。这里我们采用了 Verilog HDL 中的 case 语句，根据计数器的值选择输出 1 或 0。

接下来，我们可以编写仿真代码对该模块进行测试。以下是一个简单的仿真代码：

module seq_gen_tb;

reg clk;
wire out;

seq_gen dut(clk, out);

initial begin
    clk = 0;
    #10;
    repeat (12) begin
        #5 clk = ~clk;
    end
    #5 $finish;
end

endmodule

在仿真代码中，我们实例化了 seq_gen 模块，并将其连接到了时钟信号 clk 和输出信号 out。然后，我们初始化了时钟信号 clk，并在仿真中将其反转 12 次，以模拟时钟信号的上升沿。最后，我们使用 $finish 系统任务结束仿真。

运行仿真代码，可以看到输出信号 out 按照预期输出了 101100 序列。