在 Quartus II 中，我们可以使用 VHDL 来实现一个 4 选 1 多路选择器 (Multiplexer)。根据要求，用WHEN-ELSE 语句来实现这个功能

在Quartus II中，VHDL是一种硬件描述语言，常用于FPGA和ASIC的设计。对于实现一个4选1多路选择器（Multiplexer），你可以使用WHEN-ELSE结构来定义输入信号如何根据特定条件选择输出。以下是一个简单的VHDL设计示例：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity FourToOne_MUX is
   Port (
      sel : in std_logic;         -- 选择信号（0-3）
      A, B, C, D : in std_logic;   -- 输入数据
      output : out std_logic       -- 输出
   );
end FourToOne_MUX;

architecture Behavioral of FourToOne_MUX is
begin

   process(sel)
   begin
      when sel = '0' then
         output <= A;            -- 当sel=0时，选择A作为输出
      when sel = '1' then
         output <= B;            -- 同理，其他三位对应sel=1, 2, 3
      when sel = '2' =>
         output <= C;
      when sel = '3' =>
         output <= D;
      otherwise =>
         output <= 'X';           -- 非法输入时，通常设置默认值，如无效位'X'
   end process;
   
end Behavioral;

在这个例子中，`sel`信号决定了数据输入A、B、C、D中的哪一个会被选择并输出到`output`端口。当`sel`等于0、1、2或3时，会相应地选择对应的输入。