vivado用when else语句实现八选一数据选择器

在Xilinx Vivado工具中，你可以使用Verilog HDL语言来实现一个八选一数据选择器，其中`when-else`语句用于条件控制信号的选择。首先，你需要定义一组输入信号（比如I0-I7），然后创建一个条件分支结构：

module data_selector (
    input [7:0] I,     // 八个输入信号
    input sel,        // 选择信号，范围从0到7
    output reg out      // 输出选择的数据
);

// 当sel等于0~7时，分别将对应的I[sel]赋值给out
always @(*) begin
    case (sel)
        0: out = I[0];
        1: out = I[1];
        2: out = I[2];
        3: out = I[3];
        4: out = I[4];
        5: out = I[5];
        6: out = I[6];
        7: out = I[7];
        default: out = 'Z';   // 或者你可以在这里添加一个默认处理，如无效信号
    endcase
end

endmodule

在这个例子中，当`sel`信号变化时，`when-else`结构会选择相应输入信号赋值给输出`out`。如果`sel`超出0到7的范围，通常会设置一个默认状态（如`'Z'`代表不确定或无效值）。