写一段流水灯的verilog代码

以下是一个简单的流水灯的 Verilog 代码示例：

module LED_Flashk, rst, led);

  input clk, rst;
  output reg [3:0] led;

  reg [26:0] counter;

  always @(posedge clk or posedge rst) begin
    if (rst) begin
      counter <= 0;
      led <= 4'b0001;
    end else begin
      if (counter == 27'd134217727) begin
        counter <= 0;
        led <= led << 1;
      end else begin
        counter <= counter + 1;
      end
    end
  end

endmodule

这个代码模块有三个输入和一个输出。`clk` 是时钟信号，`rst` 是复位信号，`led` 是一个 4 位的输出信号，用于控制流水灯的亮灭。

在 `always` 块中，使用时钟信号和复位信号来控制计数器和流水灯的状态。当复位信号 `rst` 为高电平时，计数器和流水灯会被重置为初始状态。当计数器达到一定值（在这个例子中为 27），流水灯的状态会被更新为下一个状态。

这个简单的流水灯模块可以根据时钟信号的频率来控制流水灯的闪烁速度。您可以根据需要进行修改和扩展。