请给出一段基于verilog hdl的流水灯代码

下面是一个基于Verilog HDL的流水灯代码示例：

module shift_register(
    input clk,
    input rst,
    output reg [7:0] leds
);

reg [7:0] shift_reg;

always @(posedge clk or posedge rst) begin
    if (rst) begin
        shift_reg <= 8'b00000001;
    end else begin
        shift_reg <= {shift_reg[6:0], shift_reg[7]};
    end
end

assign leds = shift_reg;

endmodule

该代码实现了一个8位移位寄存器，将其输出连接到8个LED灯上即可实现流水灯效果。在时钟上升沿时，移位寄存器中的数据向左移动一位，并将最右边的位移到最左边。当复位信号rst为高电平时，移位寄存器被初始化为第一个灯亮。

相关问题

请将上述两段代码进行功能合并，实现流水灯与呼吸灯的模式转换，使用Verilog HDL

以下是一个可能的实现：

module led_controller(
    input clk,
    input rst,
    input mode_switch,
    output reg [2:0] led_out
);

// 定义计数器
reg [3:0] counter;

// 定义呼吸灯亮度值
reg [3:0] brightness;

// 定义呼吸灯计数器和方向
reg [3:0] breath_counter;
reg breath_direction;

// 定义流水灯计数器和方向
reg [2:0] shift_counter;
reg shift_direction;

// 初始化
always @(posedge clk or posedge rst) begin
    if (rst) begin
        counter <= 0;
        brightness <= 0;
        breath_counter <= 0;
        breath_direction <= 0;
        shift_counter <= 0;
        shift_direction <= 0;
        led_out <= 0;
    end else begin
        // 计数器递增
        counter <= counter + 1;

        // 呼吸灯模式下更新亮度值
        if (mode_switch) begin
            if (breath_direction == 0) begin
                brightness <= brightness + 1;
                if (brightness == 15) breath_direction <= 1;
            end else begin
                brightness <= brightness - 1;
                if (brightness == 0) breath_direction <= 0;
            end
        end

        // 流水灯模式下更新计数器和方向
        if (!mode_switch) begin
            if (shift_direction == 0) begin
                shift_counter <= shift_counter + 1;
                if (shift_counter == 7) shift_direction <= 1;
            end else begin
                shift_counter <= shift_counter - 1;
                if (shift_counter == 0) shift_direction <= 0;
            end
        end

        // 呼吸灯模式下更新LED输出
        if (mode_switch) begin
            if (counter == brightness) led_out <= {1,1,1};
            else led_out <= 0;
        end

        // 流水灯模式下更新LED输出
        if (!mode_switch) begin
            case (shift_counter)
                0: led_out <= {1,0,0};
                1: led_out <= {0,1,0};
                2: led_out <= {0,0,1};
                3: led_out <= {0,0,0};
                4: led_out <= {0,0,1};
                5: led_out <= {0,1,0};
                6: led_out <= {1,0,0};
            endcase
        end
    end
end

endmodule

这个模块包含一个计数器，在每个时钟周期中递增。如果开关处于流水灯模式，则使用计数器来控制流水灯的移动方向和速度。如果开关处于呼吸灯模式，则使用计数器来控制呼吸灯的亮度值。此外，还有一个呼吸灯计数器和方向变量，用于控制呼吸灯的逐渐变亮和逐渐变暗。最后，使用 `case` 语句根据计数器的值来控制LED输出。

流水灯verilog代码实现

在Verilog HDL（硬件描述语言）中，流水灯是一个基本的LED阵列控制示例，用于逐个点亮和熄灭每个LED，模拟流水线的效果。以下是一个简单的流水灯的Verilog代码实现：

module SevenSegmentDisplay (
    input wire clk,       // 主时钟
    input wire enable,     // 控制信号
    input [6:0] data_in,  // 输入数据，通常为0-15范围对应7段显示数码管字符
    output reg [6:0] led_output // 输出，驱动LED灯
);

// LED矩阵配置
reg [6:0] led_state; // 存储当前LED状态

always @(posedge clk or posedge enable) begin
    if (enable) begin
        led_state = led_state + 1;    // 每个时钟周期加一，模拟流水灯效果
        if (led_state == 7'b1111111) begin
            led_state = 7'b0000000; // 当达到最大值时归零
        end else begin
            led_output = led_state; // 更新LED输出
        end
    end
end

endmodule

这个模块假设有一个7位的数据输入，对应7段显示数码管的各个位置，`clk`是主时钟，`enable`用来启用更新过程。当`enable`为高电平时，`led_state`会每次时钟上升沿递增一位，直到回到0，从而实现流水灯的效果。