请使用Verilog语言构建一个“两个一位二进制数”的全减器，并列出真值表。提示：除时钟信号和复位信号外，端口还应包括被减数、减数、低位向本位的借位、两个数的差值以及本位向高位的借位。

在Verilog中，我们可以使用组合逻辑来设计一个全减器电路，它接受两个一位二进制数A和B以及它们的低位借位cin，返回结果D和新的高位借位cout。这里是一个基本的全减器模块的示例：

module full_subtractor(
    input [0:0] A,
    input [0:0] B,
    input cin,
    output reg D,   // 两个数的差值
    output reg cout  // 本位向高位的借位
);
assign D = (A ^ B) ^ cin;  // 异或操作得到差值
assign cout = (A & B);     // 与操作判断是否有借位发生
endmodule

对于真值表，我们有四个输入变量（A, B, cin），两个输出变量（D, cout）。每个输入和输出都有两种可能的状态（0或1），所以共有 \(2^4 = 16\) 种情况。以下是部分真值表的示例（仅列出一部分以节省空间）：

| A | B | cin | D | cout |
|---|---|-----|---|------|
| 0 | 0 | 0 | 0 | 0 |
| 0 | 0 | 1 | 1 | 0 |
| 0 | 1 | 0 | 1 | 0 |
| 0 | 1 | 1 | 0 | 1 |
| 1 | 0 | 0 | 1 | 0 |
| ...| ...| ... | ...| ... |

注意：真值表需要完整列出所有输入组合和对应的输出，这里仅给出了一些例子，实际应用中需要全部列出。