verilog测试代码

以下是一个简单的 Verilog 测试代码示例：

module testbench;

reg a, b;
wire c;

and gate1(c, a, b);

initial begin
    a = 0;
    b = 0;
    #10;
    if (c != 1'b0) $display("Test failed for input a=%b, b=%b", a, b);
    
    a = 0;
    b = 1;
    #10;
    if (c != 1'b0) $display("Test failed for input a=%b, b=%b", a, b);
    
    a = 1;
    b = 0;
    #10;
    if (c != 1'b0) $display("Test failed for input a=%b, b=%b", a, b);
    
    a = 1;
    b = 1;
    #10;
    if (c != 1'b1) $display("Test failed for input a=%b, b=%b", a, b);
    
    $finish;
end

endmodule

这个测试代码用于测试一个 AND 门的功能。它通过改变输入信号 a 和 b 的值，检查输出信号 c 是否符合预期。如果测试失败，它将输出一条错误消息。