verilog 手撕ram

Verilog 是一种硬件描述语言（HDL），用于设计数字电路和系统。要手撕一个 RAM（Random Access Memory）模块，你可以使用 Verilog 来实现。

下面是一个简单的 4 位宽、16 位深的 RAM 模块的示例代码：

module ram_module (
  input wire clk,        // 时钟信号
  input wire write,      // 写使能信号
  input wire [3:0] addr, // 地址输入
  input wire [3:0] data, // 数据输入
  output wire [3:0] q    // 数据输出
);

  reg [3:0] ram [15:0];  // 内存数组

  always @(posedge clk) begin
    if (write) begin     // 写使能时写入数据
      ram[addr] <= data;
    end
    q <= ram[addr];      // 数据输出
  end

endmodule

这个例子中，我们使用了一个 reg 数组 `ram` 来模拟内存。在时钟上升沿触发时，如果写使能信号 `write` 为高电平，则将输入数据 `data` 写入到数组 `ram` 的指定地址 `addr` 中。无论是否写入数据，都会将指定地址 `addr` 的数据输出到 `q`。

请注意，这只是一个简单的示例代码，实际的 RAM 模块可能需要更多的控制信号和功能。你可以根据自己的需求进行修改和扩展。