VERILOG创建RAM

Verilog中可以使用以下语法创建RAM：

module ram(
  input clk, // 时钟信号
  input [ADDR_WIDTH-1:0] addr, // 存储地址
  input [DATA_WIDTH-1:0] data_in, // 写入数据
  input we, // 写使能信号
  output reg [DATA_WIDTH-1:0] data_out // 读出数据
);

reg [DATA_WIDTH-1:0] mem [0:(1<<ADDR_WIDTH)-1]; // 内存数组

always @(posedge clk) begin
  if (we) begin
    mem[addr] <= data_in; // 写操作
  end
  data_out <= mem[addr]; // 读操作
end

endmodule

其中，`ADDR_WIDTH`表示地址总线宽度，`DATA_WIDTH`表示数据总线宽度。在上述代码中，我们使用一个数组`mem`来存储RAM中的数据，数组的大小为2的`ADDR_WIDTH`次方。`always`块中的代码实现了读写操作，当写使能信号`we`为高电平时，将写入数据`data_in`写入到存储地址`addr`中；在每个时钟上升沿时，将存储地址`addr`中的数据读取到输出端口`data_out`中。