verliog写一个检测到1输出10的有限状态机

在Verilog语言中，我们可以创建一个简单的有限状态机（Finite State Machine，FSM）来检测输入信号并当接收到1时输出10。下面是一个基本的示例，假设我们有一个名为`input_signal`的输入线和一个名为`output`的输出线：

module fsm_detection(input [0:0] input_signal, output reg [3:0] output);
    // 定义状态变量和转换条件
    enum logic {IDLE, DETECTING} state;

    // 初始状态设置为IDLE
    initial begin
        state = IDLE;
    end

    // FSM 规则 (Case结构)
    always @(posedge input_signal) begin
        case(state)
            IDLE: if(input_signal == 1'b1) begin
                state = DETECTING;  // 当输入为1时进入检测状态
                output = 4'd10;     // 输出10
            end
            DETECTING: if(input_signal == 1'b0) begin
                state = IDLE;       // 输入变为0时回到IDLE状态
                output = 4'd0;      // 清零输出
            end
        endcase
    end
endmodule

在这个例子中，FSM有两个状态：`IDLE` 和 `DETECTING`。当输入信号从0变为1时，状态机从`IDLE`变为`DETECTING`，输出值设为10。如果输入再次变为0，则返回到`IDLE`状态，并清零输出。