allegro等长布线

时间: 2024-01-05 17:03:58 浏览: 164

Allegro中走线长度的设置

### Allegro中走线长度的设置详解 #### 一、概述在电子设计自动化(EDA)领域中，Allegro是一款广泛使用的PCB设计软件，它提供了强大的布局和布线功能。在Allegro中，精确控制信号线的长度对于确保电路性能至关重要，尤其是在高速电路设计中。本文将详细介绍如何在Allegro中设置走线长度，包括绝对长度的设置以及等长线的设置。 #### 二、绝对长度设置：PROPAGATION_DELAY PROPAGATION_DELAY是一种用于设定Net绝对长度的方法，即信号线的长度必须在一个特定的范围内。例如，当一组信号线的长度需要在最小值和最大值之间时，可以采用此方法。 **1. 设置原理** - **MinMil** 和 **MaxMil** 分别表示信号线的最小长度和最大长度。 - 如果信号线的实际长度不在MinMil和MaxMil之间，则会产生DRC（Design Rule Check）错误。 **2. 设置步骤** 1. 打开Allegro并加载相应的PCB设计文件。 2. 在主菜单中选择“Edit” -> “Properties”。 3. 在弹出的对话框中选择需要设定长度的网络（Net）。 4. 选择“PROPAGATION_DELAY”选项。 5. 输入最小长度（Min）和最大长度（Max），格式为 `L:S:min:max`。 6. 点击“OK”完成设置。 **3. 值的写法** - 对于只连接两个Pin的简单情况，语法为 `L:S:min:max`，其中min是信号线的最小长度，max是最长长度。 - 如果只需要限定最大长度，则可以省略最小长度，语法为 `L:S::max`。 - 同理，如果只需限定最小长度，则语法为 `L:S:min:`。 - 当涉及多个Pin时，需要指定从哪个Pin到哪个Pin，语法为 `Ux1.Pin_y1:Ux2.Pin_y2:min:max`，其中Ux1和Ux2分别是组件名称，Pin_y1和Pin_y2是引脚名称。 **示例** - `PROPAGATION_DELAY=L:S:1200MIL:1400MIL` 表示信号线长度需在1200至1400mil之间。 - `PROPAGATION_DELAY=L:S:1200:` 表示信号线长度至少为1200mil。 - `PROPAGATION_DELAY=L:S::1400` 表示信号线长度最多为1400mil。 - `PROPAGATION_DELAY=U1.2:R1.1:500:600` 表示从U1的Pin2到R1的Pin1之间的信号线长度需在500至600mil之间。 #### 三、等长线设置：RELATIVE_PROPAGATION_DELAY 对于高速电路设计而言，确保一组信号线等长是非常重要的，因为不等长会导致信号到达时间不同，从而产生时序问题。RELATIVE_PROPAGATION_DELAY用于设置一组信号线的等长特性，允许有一定的长度偏差范围。 **1. 设置原理** - 通过指定一组信号线的长度偏差范围（Tolerance），使得这些信号线的长度与某条基准线的长度相差不超过指定的误差范围。 - 如果信号线的长度超出误差范围，则会产生DRC错误。 **2. 设置步骤** 1. 打开Allegro并加载相应的PCB设计文件。 2. 在主菜单中选择“Edit” -> “Properties”。 3. 选择需要设置等长特性的网络（Net）。 4. 选择“RELATIVE_PROPAGATION_DELAY”选项。 5. 输入设置值，包括等长组名（Group）、偏差值（Delta）和误差范围（Tolerance）。 6. 点击“OK”完成设置。 **3. 值的写法** - 语法格式为 `Group:G:L:S:Delta:Tolerance`。 - **Group**: 等长组名，应避免与已定义的BUS_NAME冲突。 - **Delta**: 相对于基准线的长度偏差，通常设置为0以确保等长。 - **Tolerance**: 允许的最大长度偏差，可以是具体值（xxMil）或百分比（xx%）。 - Tolerance为+/-值，例如50表示±50Mil，即总误差范围为100Mil。 **示例** - 假设要设置一组名为Data的信号线等长，误差范围为±25Mil。 - 设置所有信号线：`RELATIVE_PROPAGATION_DELAY=R_DATA:G:L:S:0:25` - 指定基准线：在此示例中，基准线的设置可以通过指定Delta和Tolerance为0来实现，即 `RELATIVE_PROPAGATION_DELAY=R_DATA:G:L:S:0:0`。 #### 四、总结通过对Allegro中的PROPAGATION_DELAY和RELATIVE_PROPAGATION_DELAY的设置方法进行详细解析，我们可以更加精准地控制信号线的长度，这对于提高电路的性能和稳定性具有重要意义。掌握这些设置技巧对于从事高速电路设计的专业人士来说至关重要。

在Cadence Allegro 16.6中，可以通过以下步骤来进行等长布线： 1. 选择需要进行等长布线的网络线。 2. 执行Edit > Properties命令。 3. 在弹出的属性对话框中，选择Bus选项卡。 4. 在Bus选项卡中，勾选"Create bus"选项。 5. 输入Bus的名称，并设置Bus的宽度。 6. 点击OK按钮，完成Bus的创建。这样就可以在Cadence Allegro 16.6中进行等长布线了。

阅读全文

allegro等长布线

相关推荐

Allegro Xnet走线等长设置教程

Allegro多人协作布局布线详解与技巧

Allegro多人布局布线指导

allegro自动布线

Allegro多人布局布线指导1

allegro如何设置布线默认过孔Via

allegro如何设置布线默认过孔-经验文摘

Allegro等长走线设计遇到的一些问题

Cadence Allegro布线技巧

Cadence Allegro 16.6 PCB布线优化教程

Cadence Allegro PCB 16.5布线优化教程详解

Cadence Allegro 16.5 扇出布线教程与PCB设计

Allegro PCB布局布线教程：从新手到熟手

Allegro封装与布线技术：绘制芯片矩形边界

在使用ALLEGRO进行DDR布线时，如何设置物理规则来满足高速信号传输的线宽和线长匹配要求？

allegro 布线默认via

Allegro如何设定线长限制

Cadence Allegro 16.6 PCB布线教程：右键菜单与关键操作详解

基于ad7891的车辆称重系统设计：Allegro PCB布局布线实战

最新推荐

[原创]Allegro的GRE功能流程介绍

Allegro实用技巧之模块复用

Allegro网格(栅格)铜皮的实现方法.docx

Allegro brd文件更新封装及焊盘方法

Orcad原理图导入到Allegro的方法

基于Python和Opencv的车牌识别系统实现

管理建模和仿真的文件

网络隔离与防火墙策略：防御网络威胁的终极指南

在密码学中，对称加密和非对称加密有哪些关键区别，它们各自适用于哪些场景？

我的代码小部件库：统计、MySQL操作与树结构功能

Allegro　brd文件更新封装及焊盘方法