sv的schedule

SV中的schedule是指在SystemVerilog中约定了一种事件执行顺序，使得RTL代码和验证代码在同一时刻操作，按照一定的顺序执行。\[1\] 这种schedule的目的是为了确保验证代码和RTL代码能够正确地协同工作，以便进行系统级的验证。在SV中，testbench代码通常包含在program模块中，而program与module的形式很类似，但不包含任何层次结构，也就是说，program内部不能再包含module、interface或者其他program。\[1\] 这样的设计可以确保验证代码和RTL代码能够按照约定的顺序执行，从而实现正确的验证流程。
#### 引用[.reference_title]
- *1* [(十三)SV仿真时序的调度](https://blog.csdn.net/Hqy123_/article/details/127625668)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^control_2,239^v3^insert_chatgpt"}} ] [.reference_item]
- *2* *3* [PV、EV、AC、SV、CV、SPI、CPI各是什么意思](https://blog.csdn.net/qq_35868811/article/details/129215985)[target="_blank" data-report-click={"spm":"1018.2226.3001.9630","extra":{"utm_source":"vip_chatgpt_common_search_pc_result","utm_medium":"distribute.pc_search_result.none-task-cask-2~all~insert_cask~default-1-null.142^v91^control_2,239^v3^insert_chatgpt"}} ] [.reference_item]
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