systemverilog如何监测信号的变化

在SystemVerilog中，监测信号变化通常通过事件触发机制来实现。主要有两种方式：

1. **敏感列表(sensitivity list)**：在always块或initial块中，你可以指定哪些信号需要被监控。当这些信号的值发生变化时，系统会自动执行always块内的代码。例如：

   always @(posedge clk or negedge rst) begin
       if (rst == 0) signal_of_interest <= 0;
       else if (signal_of_interest'event and signal_of_interest != old(signal_of_interest)) begin
           // 当signal_of_interest变化时执行的代码
       end
   end

这里`signal_of_interest'event`表示信号是否发生了变化，`old()`函数返回上一次检查时该信号的值。

2. **事件驱动(event-driven)**：使用`$monitor`命令可以动态地记录信号值的变化，并在日志文件或显示界面上打印出来。例如：

   $monitor("%t: signal = %b", $time, signal_of_interest);

这会在每次信号变化时生成一条包含时间戳和新值的消息。