1、设计一个由输入信号下降沿触发产生2个时钟周期宽度高脉冲的单稳态触发器。 触发信号输入：sig_in； 时钟信号输入：clk； 触发脉冲输出：sig_out。写出上面程序及激励程序。

在一个单稳态触发器的设计中，通常会使用施密特触发器作为基本单元，结合适当的延迟电路来实现所需的功能。对于一个输入信号下降沿触发，生成两个时钟周期宽度的高脉冲，可以采用以下步骤：

1. **电路设计**：
- 使用一个施密特触发器（Schmitt Trigger），它有两个阈值，Vth1（上阈值）和Vth2（下阈值）。当输入信号低于Vth2时，输出保持低电平；当输入信号上升超过Vth1时，输出翻转并保持高电平，直到再次下降到Vth2以下。
- 需要连接一个计数器，比如二进制计数器，用于控制高脉冲的长度。当触发信号到来时，计数器从0开始，经过两次时钟脉冲后到达最大计数值，然后清零，完成一个周期。
- 结合这两个部分，施密特触发器的输出作为计数器的启动信号，当计数器满后，输出脉冲停止。

2. **激励程序**（假设使用Verilog语言）：

module single_stable_trigger(
    input wire clk,       // 主时钟输入
    input wire sig_in,     // 输入信号
    output reg sig_out    // 输出触发脉冲
);

// 施密特触发器模块
localparam VTH1 = 1.5;  // 上阈值
localparam VTH2 = 0.5;  // 下阈值

always @(posedge clk or negedge sig_in) begin
    if (sig_in <= VTH2 && sig_in >= VTH1) begin
        // 当输入下降并越过下阈值时，触发器状态改变，同时启动计数器
        sig_out <= ~sig_out;
        
        // 计数器模块（这里仅示例，需根据实际计数器结构）
        if (!countdown_enable || count == 0) begin
            countdown_enable <= 1'b1;
            count <= 2'd2;  // 设置计数为2次时钟周期
        end else if (--count == 0) begin
            countdown_enable <= 1'b0;  // 计数结束，关闭计数器
            sig_out <= 1'b0;           // 输出脉冲结束
        end
    end else if (sig_in < VTH2) begin
        // 如果输入继续下降，恢复计数器状态
        countdown_enable <= 1'b0;
    end
end

// 假设内部有变量countdown_enable和count
wire countdown_enable;

reg [1:0] count;
...
endmodule