设计一个具有同步清0和计数使能的十进制计数器，以及有进位输出信号，要求采用Test Bench方式仿真

设计一个具有同步清零、计数使能和进位输出功能的十进制计数器通常会使用数字逻辑设计技术，比如使用组合逻辑和有限状态机（FSM）。我们可以选择如74LS系列中的异步或同步计数器芯片，例如74LS161或更高级的同步计数器模块，它们自带清零（CL）、预置脉冲（PRE）输入和进位输出（CO）。

首先，我们需要定义电路结构：
1. **触发器** (如D Flip-Flop)：作为基本单元存储当前计数值。
2. **计数模** (如二进制、五进制或十进制)：决定计数器的大小和计数步骤。
3. **清零输入（CLR）**：当这个信号有效时，所有触发器的状态都被复位到初始状态（通常是0）。
4. **计数使能输入（EN）**：当此信号高电平时，计数开始；低电平则暂停计数。
5. **进位输出（CO）**：表示当前计数溢出，可以从最高位触发器的Q输出得到。

**同步计数器 Test Bench** 的设计通常包括以下几个部分：

1. **Verilog模块定义**：包含计数器的行为描述，如`always @(posedge clk)`块，其中`clk`是系统的时钟输入。
2. **初始化函数**：设置初始计数器值和使能标志。
3. **模拟测试序列**：通过改变输入信号（如预置脉冲、清零和使能），观察计数结果、清零动作和进位信号的变化。
4. **检查条件和断言**：验证计数是否按照预期工作，比如检查计数值是否正确，清零是否有效，进位输出是否同步等。

下面是一个简化版的Verilog代码片段：

module decimal_counter(
    input wire clk, reset,
    input wire pre, en,
    output reg [9:0] count,
    output wire co
);

// 定义一个八位同步计数器模块，这里假设为161型计数器
reg [9:0] counter_reg;
...
always @(posedge clk or posedge reset) begin
    if (reset) begin
        count <= 0; // 清零
        counter_reg <= 0;
    end else if (en && pre) begin
        counter_reg <= {counter_reg[7:0], counter_reg[7]};
        if (counter_reg == 10'b1000000000) begin
            count <= 0; // 高位溢出
            co = 1;
        } else {
            count <= counter_reg;
        }
    end
end

// 进位输出映射
assign co = counter_reg[0];

endmodule

// Test Bench
module decimal_counter_tb;

integer i;
reg clk, reset, pre, en;

initial begin
    clk = 0; // 初始化时钟
    reset = 1; // 开始时清零
    #10 reset = 0; // 等待一段时间后启动计数
end

always #5 clk = ~clk; // 无限上升沿时钟

initial begin
    for (i = 0; i < 100; i++) begin
        pre = 0; // 没有预置脉冲，从0开始计数
        #10 pre = 1; // 每10个周期增加一次计数
        #10; // 延迟一下，让计数器更新
        $display("Count: %d, CO: %b", count, co);
    end
end

endmodule