quartus 四位二进制加法器代码及测试代码

Quartus是 Altera 和 Intel FPGA 的集成开发环境 (IDE)，主要用于设计、配置和下载FPGA。如果你想编写四位二进制加法器的VHDL或Verilog代码，并在Quartus中进行测试，这是一个基本的例子：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity adder is
    Port ( a : in std_logic_vector(3 downto 0);
           b : in std_logic_vector(3 downto 0);
           sum : out std_logic_vector(3 downto 0));
end adder;

architecture Behavioral of adder is
begin
    process(a, b)
    begin
        sum <= a + b;   -- 这里使用了算术运算符 "+" 对输入进行求和
    end process;
end Behavioral;

对于测试代码，你可以创建一个testbench文件，例如：

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity test_adder is
end test_adder;

architecture Test of test_adder is
    component adder is
       port ( a : in std_logic_vector(3 downto 0);
              b : in std_logic_vector(3 downto 0);
              sum : out std_logic_vector(3 downto 0));
    end component;

    signal a_values : std_logic_vector(3 downto 0) := "0000";
    signal b_values : std_logic_vector(3 downto 0) := "0001";

    signal expected_sum : std_logic_vector(3 downto 0);

begin
    DUT : adder
        port map (a => a_values,
                 b => b_values,
                 sum => expected_sum);

    -- 测试案例
    for i in a_values"range" loop
        for j in b_values"range" loop
            a_values <= a_values & i;
            b_values <= b_values & j;
            
            wait for 1 ns; -- 假设每个步骤需要一定时间

            assert expected_sum = a_values + b_values report "Sum mismatch: " || integer'image(a_values + b_values) severity error;
        end loop;
        a_values <= "0000"; -- 清除信号以便下一轮测试
    end loop;
    
end Test;