关于采用 EGo1 中的两组数码管,让该8个数码管循环显示:01234567, 12345678，23456789..电路的输入信号 en 进行启动或暂停:用按键控制循环,拔一下显示下一组数的Vivado仿真程序代码

很抱歉，我之前的回答有误，这里提供一个更完整的Verilog代码实现，实现了通过按键控制循环的启动和暂停，以及拔出按键后自动切换到下一组数：

module top_module (
    input clk,           // 时钟信号
    input reset,         // 复位信号
    input key,           // 按键信号
    output [7:0] an_out, // 数码管使能信号
    output [6:0] seg_out // 数码管段选信号
);

// 定义数码管显示的数字
reg [6:0] num_list [0:2] = '{7'b0111111, 7'b0000110, 7'b1011011};
// 定义数码管显示的组数
reg [1:0] num_idx = 2'h0;
// 定义状态机控制数码管的循环显示
reg [2:0] state = 3'h0;
// 定义按键状态
reg key_state = 1'b0;

// 时钟分频模块
reg [23:0] cnt = 24'h0;
wire clk_div = (cnt == 24'h0);
assign cnt = clk_div ? 24'h0 : cnt + 1;

// 定义状态机控制数码管的循环显示
always @(posedge clk) begin
    if (reset) begin
        state <= 3'h0;
        num_idx <= 2'h0;
    end else begin
        case (state)
            3'h0: begin
                if (key_state && key) begin
                    state <= 3'h1;
                end else begin
                    state <= 3'h0;
                end
            end
            3'h1: begin
                seg_out <= num_list[num_idx];
                an_out <= {1'b0, 7'b1111110};
                if (clk_div) begin
                    state <= 3'h2;
                end else begin
                    state <= 3'h1;
                end
            end
            3'h2: begin
                an_out <= {1'b0, 7'b1111110};
                if (clk_div) begin
                    num_idx <= (num_idx == 2'h2) ? 2'h0 : num_idx + 1;
                    state <= 3'h1;
                end else begin
                    state <= 3'h2;
                end
            end
            default: state <= 3'h0;
        endcase
    end
end

// 定义按键控制模块
always @(posedge clk) begin
    if (reset) begin
        key_state <= 1'b0;
    end else begin
        if (key_state && ~key) begin
            key_state <= 1'b0;
        end else if (~key_state && key) begin
            key_state <= 1'b1;
        end else begin
            key_state <= key_state;
        end
    end
end

// 定义模块实例，用于控制数码管的显示
display_controller display_controller_inst(
    .en_in(1'b1),
    .an_out(an_out),
    .seg_out(seg_out)
);

endmodule

module display_controller (
    input en_in,         // 使能信号
    output [7:0] an_out, // 数码管使能信号
    output [6:0] seg_out // 数码管段选信号
);

// 数码管显示的数字
reg [6:0] num_list [0:9] = '{7'b0111111, 7'b0000110, 7'b1011011, 7'b1001111, 7'b1100110, 7'b1101101, 7'b1111101, 7'b0000111, 7'b1111111, 7'b1101111};

// 数码管的共阳极连接方式
assign an_out = 8'b11111110;

// 数码管的共阳极连接方式
always @(en_in) begin
    if (en_in) begin
        case (seg_out)
            7'b0000001: seg_out = num_list[0];
            7'b0000010: seg_out = num_list[1];
            7'b0000100: seg_out = num_list[2];
            7'b0001000: seg_out = num_list[3];
            7'b0010000: seg_out = num_list[4];
            7'b0100000: seg_out = num_list[5];
            7'b1000000: seg_out = num_list[6];
            7'b0000000: seg_out = num_list[7];
            default: seg_out = num_list[8];
        endcase
    end else begin
        seg_out = 7'b0000000;
    end
end

endmodule

在上述代码中，我们使用状态机来控制数码管的循环显示。`num_list` 数组定义了数码管显示的数字，`num_idx` 定义了当前显示的数字组数，`key_state` 表示按键状态。 `display_controller` 模块用于控制数码管的显示，`an_out` 为数码管的使能信号，`seg_out` 为数码管的段选信号。

你需要将上述代码保存为 Verilog 文件，并在 Vivado 中创建一个新的 Vivado 工程。将文件添加到工程中，并完成综合、布局、生成比特流的流程。将比特流文件下载到 FPGA 中，并连接数码管和按键，你就可以测试你的设计了。