quartus基于VHDL设计时钟代码

以下是一个基于 VHDL 的时钟模块设计代码示例：

library ieee;
use ieee.std_logic_1164.all;

entity clock_generator is
    port(
        clk_in: in std_logic;  -- 输入时钟信号
        clk_out: out std_logic -- 输出时钟信号
    );
end entity clock_generator;

architecture behavioral of clock_generator is
    signal counter: integer range 0 to 49999 := 0;
begin
    process(clk_in)
    begin
        if rising_edge(clk_in) then
            counter <= counter + 1;
            if counter = 49999 then
                counter <= 0;
                clk_out <= not clk_out; -- 反转时钟信号
            end if;
        end if;
    end process;
end architecture behavioral;

这个模块接受一个输入时钟信号 `clk_in`，并生成一个输出时钟信号 `clk_out`。当输入时钟信号上升沿到来时，计数器 `counter` 会加 1。当计数器的值达到 49999 时，计数器会被清零，并且输出时钟信号会被反转。因此，这个模块可以生成一个频率为 `clk_in/50000` 的时钟信号。