ERROR:for loop step part is mandatory in verilog(note: optional in Systemverilog)

在 Verilog 中，for 循环的步进部分是必需的，这是语言规范的一部分。步进部分指定每次迭代后循环计数器的增量或减量。如果步进部分未指定，编译器将无法确定循环何时结束，因此会产生语法错误。然而，在 SystemVerilog 中，步进部分是可选的，编译器会默认步进为1，以便更方便地编写代码。因此，在 Verilog 中，您需要确保在 for 循环中包含步进部分。