verilog中如何保证6个input按顺序存进fifo中

在Verilog中，可以使用一个有限状态机（FSM）来保证6个input按顺序存进FIFO中。FSM可以根据输入的状态，切换到不同的状态，从而实现控制输入数据的顺序。下面是一个简单的Verilog代码示例：

module input_fifo (
    input clk,
    input reset,
    input [7:0] data_in,
    input valid_in,
    output reg full,
    output reg [7:0] data_out,
    input ready_out
);

reg [7:0] fifo[5:0];
reg [2:0] state;

always @(posedge clk) begin
    if (reset) begin
        state <= 0;
        full <= 0;
    end
    else begin
        case (state)
            0: begin
                if (valid_in) begin
                    fifo[0] <= data_in;
                    state <= 1;
                end
            end
            1: begin
                if (valid_in) begin
                    fifo[1] <= data_in;
                    state <= 2;
                end
            end
            2: begin
                if (valid_in) begin
                    fifo[2] <= data_in;
                    state <= 3;
                end
            end
            3: begin
                if (valid_in) begin
                    fifo[3] <= data_in;
                    state <= 4;
                end
            end
            4: begin
                if (valid_in) begin
                    fifo[4] <= data_in;
                    state <= 5;
                end
            end
            5: begin
                if (valid_in) begin
                    fifo[5] <= data_in;
                    full <= 1;
                end
                else begin
                    full <= 0;
                end
                state <= 0;
            end
        endcase
    end
end

assign data_out = fifo[0];
always @(posedge clk) begin
    if (ready_out && full) begin
        fifo[0] <= fifo[1];
        fifo[1] <= fifo[2];
        fifo[2] <= fifo[3];
        fifo[3] <= fifo[4];
        fifo[4] <= fifo[5];
        full <= 0;
    end
end

endmodule

在这个示例中，输入数据按顺序存储在FIFO的数组中。状态机使用一个3位的状态变量来控制输入数据的顺序。当输入数据有效时，状态机将数据存储在对应的数组元素中，并转移到下一个状态。当所有6个数据都被存储在数组中时，状态机将full信号置为1，表示FIFO已满。当输出端准备好读取数据时，FIFO中的数据依次向前移动一个位置，以便下一个数据被输入。