system verilog怎样将删选出的数按顺序放进一个数组队列中，再按顺序取出

在System Verilog中，你可以使用`generate for`循环和队列数据结构来实现这个功能。首先，你需要创建一个动态大小的队列，比如`logic [7:0] queue[0 : $];`。然后，可以利用`select`语句和`if`条件来选择并添加元素到队列中。这里是一个简单的示例：

module my_module (
    input logic [7:0] num[], // 输入的一组数字
    output logic [7:0] selected_nums[], // 输出选中的数字
    input int len // 数字的长度
);

logic [7:0] temp; // 中间存储变量

// 创建一个队列并初始化
queue = {default};

// 使用generate for遍历输入数组
generate
    for (int i = 0; i < len; i++) begin : loop
        if (some_condition[num[i]]) begin // 某些条件满足时选择数字
            temp = num[i];
            // 将元素添加到队列末尾，假设queue是一个先进先出（FIFO）的数据结构
            queue.push_back(temp);
        end
    end
endgenerate

// 从队列中按顺序取出元素
function void dequeue(int index, logic [7:0] &result);
    result = queue[index];
    // 如果需要删除已取走的元素，可以在取出后移除它，例如：
    // queue.remove(index); // 这取决于具体的queue实现
endfunction

// 调用函数按顺序获取队列中的元素
always_comb begin
    for (int i = 0; i < len; i++) begin
        dequeue(i, selected_nums[i]);
    end
end

endmodule

在这个例子中，`some_condition`是一个你自定义的条件判断函数，可以根据实际需求设置。注意，System Verilog标准库并没有直接提供`push_back`或`remove`这样的操作，所以这通常是通过扩展或自定义数据结构实现的。