我使用的是ISE

使用ISE实现FIR滤波器的步骤如下：

1. 打开ISE工具，创建一个新的工程。

2. 在工程中创建一个新的模块，并定义滤波器的输入和输出端口，以及滤波器的系数。

3. 在代码中使用乘法累加器来计算滤波器的输出，可以采用一种并行计算的方式，将滤波器划分为多个阶段，每个阶段包含多个乘法累加器。

4. 在每个阶段中，使用流水线化技术来优化计算性能。

以下是一个Verilog HDL代码示例：

module fir_filter(
    input clk,
    input rst,
    input signed [15:0] x,
    output reg signed [15:0] y
);

reg signed [15:0] delay_line[0:15];
parameter [15:0] coef[0:15] = {...}; // 滤波器系数

always @(posedge clk or posedge rst) begin
    if (rst) begin
        for (int i = 0; i < 16; i = i+1) begin
            delay_line[i] <= 0;
        end
    end
    else begin
        delay_line[0] <= x;
        for (int i = 1; i < 16; i = i+1) begin
            delay_line[i] <= delay_line[i-1];
        end
        y <= coef[0]*delay_line[0] + coef[1]*delay_line[1] + ... + coef[15]*delay_line[15];
    end
end

endmodule

5. 在ISE中进行综合、实现和下载测试。

综合时，可以使用XST综合器将代码转换成门级网表。实现时，可以使用NGDBuild进行设计分区和布线，使用BitGen生成FPGA位文件。下载时，可以使用iMPACT下载工具将位文件下载到FPGA板上，并通过GPIO口输入测试数据，验证FIR滤波器的性能。