quartus实现模16的计数器代码

Quartus是ALTERA公司的FPGA设计工具，它主要用于高级综合和布局布线。要在Quartus中实现一个模16的计数器，你可以使用Verilog HDL语言编写硬件描述代码。这里是一个简单的Verilog模块示例：

module mod_16_counter (
    input wire clk,      // 时钟输入
    input wire reset,     // 外部复位信号
    output reg count [3:0] // 计数值输出，4位宽
);

// 定义计数器结构
always @(posedge clk or posedge reset) begin
    if (reset) begin
        count <= 4'b0;   // 当reset为高时，计数器归零
    } else if (clk'event and clk == 1'b1) begin
        if (count == 4'b15) begin
            count <= 4'b0;  // 模16计数，当值达到15时重置
        } else begin
            count <= count + 1'b1;
        end
    end
end

endmodule

在这个例子中，`clk`是时钟输入，`reset`是外部复位信号，`count[3:0]`表示一个4位的计数器。当`reset`有效时，计数器清零；在时钟上升沿，如果不处于最大值（即15），计数加一。