如何使用VHDL的For-Generate语句来实现一个4位二进制编码器，并提供相应的代码实现？

在设计4位二进制编码器时，可以利用VHDL中的For-Generate语句来简化代码和提高设计的可读性。编码器是一种将多个输入线路编码成较少数量输出线路的逻辑设备，通常用于将数据转换为机器可读的二进制代码。以下是如何使用For-Generate语句来设计一个4位二进制编码器的VHDL代码示例：

参考资源链接：[VHDL For-Generate语句详解：FPGA重复元件实例化](https://wenku.csdn.net/doc/81ik4169kt?spm=1055.2569.3001.10343)

    library IEEE;
    use IEEE.STD_LOGIC_1164.ALL;
    
    entity Encoder4to2 is
        Port ( input : in STD_LOGIC_VECTOR(3 downto 0);
               output : out STD_LOGIC_VECTOR(1 downto 0));
    end Encoder4to2;
    
    architecture Behavioral of Encoder4to2 is
    begin
        -- 使用For-Generate语句来重复设置输入到输出的映射
        process(input)
        begin
            GEN_BLOCK: for i in 0 to 3 generate
                -- 为每个输入信号创建一个选择信号
                signal select_signal : STD_LOGIC_VECTOR(1 downto 0);
            begin
                select_signal(0) <= '1' when i = 0 or i = 1 else '0';
                select_signal(1) <= '1' when i = 2 or i = 3 else '0';
                output <= std_logic_vectorresize(select_signal, 2) when input(i) = '1' else 

参考资源链接：[VHDL For-Generate语句详解：FPGA重复元件实例化](https://wenku.csdn.net/doc/81ik4169kt?spm=1055.2569.3001.10343)